独家推荐：深度绑定良率提升——广立微（301095）（微信文章未删减版）

主要观点总结

华为已将最新AI芯片的良率提升至接近40%，良率提升贯穿芯片设计、制造和封测全过程。设计环节需遵循制造商的特殊工艺和制造设计规则，根据良率测试结果调整方案。制造和封测环节通过WAT、CP、FT测试评价和改进封装工艺。先进制程对良率提升提出迫切需求，设计端的复杂规则与制造端的精进工艺增加了良率挑战。广立微与华为等客户深度合作，在良率提升中获取工艺信息和核心数据，积累行业know-how，并推出半导体大数据分析和工艺开发解决方案，有望在新一轮半导体竞争中扮演关键角色。

关键观点总结

关键观点1: 华为AI芯片良率提升至接近40%

华为在芯片设计、制造和封测过程中成功提高良率，使得产品更接近商业化应用。

关键观点2: 设计环节的重要性及对良率的影响

设计师需要遵循制造商的特殊工艺和制造设计规则，根据良率测试结果调整方案，以确保设计能有效提升芯片的良率。

关键观点3: 制造和封测环节的关键测试

制造和封测环节通过WAT、CP、FT测试对裸片进行电学性能和物理缺陷测试，这些测试结果对于评价和改进封装工艺具有重要意义。

关键观点4: 先进制程对良率提升的迫切需求

随着制程的微观深入，设计规则和IC制造的随机缺陷类型与数量都在增加，同时制造端的芯片制程精进也大幅增加了制造工艺步骤，对良率提升提出了更大挑战。

关键观点5: 广立微的角色和贡献

广立微与华为等客户深度合作，通过深度绑定获取工艺信息和核心数据，推出半导体大数据分析平台和工艺开发解决方案，有望在新一轮半导体竞争中发挥关键作用。

正文

事件：华为已经将最新AI芯片良率提高至接近40%-英国金融时报

#良率提升贯穿芯片设计-制造-封测全过程。设计环节，设计师需要遵循芯片制造商的系列特殊工艺和制造设计规则，并根据良率测试结果调整设计方案，从而提高芯片的良率；制造和封测环节，需要通过WAT、CP、FT测试对裸片进行电学性能和物理缺陷测试，该测试结果对于评价、改进封装工艺具有重要意义，其中前道WAT测试主要进行电学性能测试，测试精度较高。

#先进制程对良率提升提出了迫切需求。设计端，随着制程不断向微观深入，设计规则愈发复杂，IC制造的随机缺陷类型与数量大大增多。制造端，芯片制程的精进大幅增加了制造工艺步骤，尤其在20nm节点以后采用多次曝光的浸入式光刻，大幅度增加了光刻和刻蚀次数，目前采用非EUV光刻制作的10nm和7nm工艺，刻蚀步数已经超过100次。良率直接影响芯片成本，直接影响商用。

#广立微深度绑定华为等客户并持续加深know-how壁垒。广立微是H客户在EDA领域中最重要的合作伙伴，同时公司已成为多家大型IC制造与设计企业的重要合作伙伴，客户涵盖了三星电子等IDM厂商，上海华虹、粤芯半导体、合肥晶合、长鑫存储等Foundry厂商以及华为、平头哥等Fabless厂商，。通过与头部客户深度合作，在良率提升过程中不断获取工艺信息和核心数据，逐渐积累行业know-how。公司率先推出半导体大数据分析平台以及工艺开发和成品率提升解决方案，有望在新一轮半导体竞争中扮演关键角色。